‘2㎚(나노미터, 1㎚=10억분의 1m)와 퀄컴.’ 26일(현지시간) 열린 인텔 온라인 기술설명회의 키워드다. 인텔이 “20A(2㎚급) 공정 기술을 활용해 퀄컴을 고객사로 확보했다”고 공식 발표하자 글로벌 반도체업계는 충격에 빠졌다.

2㎚ 반도체는 파운드리 업체들이 그동안 꺼내지 못했던, ‘기술력의 한계’에 도전하는 제품이다. 퀄컴은 세계 최대 통신칩 설계전문 업체(팹리스)로 파운드리시장에서 세 손가락 안에 드는 ‘큰손’이다. 삼성전자로선 기술력에서 밀리고 대형 고객사도 빼앗기는 연속 카운터펀치를 맞는 상황에 처하게 된 것이다.

파운드리 ‘큰손’ 퀄컴도 인텔 품으로

27일 반도체업계에 따르면 인텔은 기술설명회 이전에 파운드리 고객사 이름인 ‘퀄컴’이 새나가지 않도록 극도의 보안을 유지한 것으로 알려졌다. 팻 겔싱어 인텔 대표가 지난 3월 파운드리 진출 선언 이후 약 4개월 만에 직접 마이크를 잡는 행사의 ‘서프라이즈 효과’를 극대화하기 위한 목적이다. 겔싱어 대표는 이날 기술 로드맵을 공개하며 “오늘 공개한 혁신은 인텔의 파운드리 첫 고객인 퀄컴에도 매우 중요한 역할을 할 것”이라며 “인텔의 파운드리 서비스가 본격적으로 시작될 것”이라고 선언했다.

무엇보다 퀄컴이 파운드리업계에서 지닌 상징성이 크다. 인텔은 스마트폰의 두뇌 역할을 하는 애플리케이션프로세서(AP) ‘스냅드래곤’ 시리즈 등을 설계·판매하는 매출 기준 세계 1위 통신칩 팹리스다. 생산 공장을 갖추지 않고 파운드리 업체에 생산을 맡겨 애플, AMD, 엔비디아와 함께 파운드리의 큰손으로 불린다. 삼성전자와 TSMC에 맡기는 물량이 한 해 5조원어치 이상인 것으로 알려졌다. 인텔이 이날 “퀄컴을 파운드리 첫 고객으로 확보했다”고 선언할 수 있었던 것은 2024년 생산 개시, 2025년부터 본격 양산을 선언한 2㎚급 반도체 공정 기술인 ‘인텔 20A’ 영향으로 분석된다.

주요 고객사인 스마트폰 업체와 가전, 게임기 회사들도 칩 크기가 줄어야 남는 공간에 더 많은 기능을 넣을 수 있어 이익이다. 스마트폰 업체 등에 반도체를 납품하는 애플, 퀄컴, 엔비디아 같은 팹리스들이 파운드리의 최신 공정에 위탁생산을 맡기는 이유다.

현재 5㎚ 공정이 주력인 삼성전자, TSMC는 차세대 공정인 3㎚ 공정에서 패권을 잡기 위해 치열한 경쟁을 벌이고 있다. 개발 속도가 늦어지는 만큼 고객사들이 떨어져 나갈 가능성이 크기 때문이다. 이런 상황에서 인텔이 “2025년 2㎚ 제품을 양산할 수 있고 개발도 마쳤다. 퀄컴을 고객사로 확보했다”고 선언하자 기존 업체들은 충격에 빠졌다.

미국 고객 추가 확보 어려움 커져

미국 파운드리 공장 건설을 추진 중인 삼성전자로선 인텔 파운드리의 퀄컴 유치는 뼈아픈 소식이다. 가장 큰 외부 고객사 중 한 곳인 퀄컴의 물량이 인텔로 분산될 수밖에 없어서다. 미국에 파운드리 증설을 추진 중인 상황에서 자칫 공장을 지어놓고 놀리는 최악의 상황에 대비해야 할 가능성도 생겼다.

과거의 뼈아픈 경험도 있다. 삼성전자는 2012년 12월 “39억달러(약 4조3000억원)를 들여 오스틴 파운드리 공장을 증설한다”고 발표했는데 당시 주요 고객사였던 애플이 TSMC로 외주 물량을 옮기는 바람에 곤경에 처했다. 인텔이 ‘자국 반도체 육성’을 계속 언급하며 미국 고객사 유치에 힘을 쏟고 있는 것도 부담 요인이다.

세계 1위 파운드리 업체 TSMC의 움직임도 심상치 않다는 평가가 나온다. TSMC는 애플 등 고객사들과 3㎚ 공정 시제품 생산에 들어간 것으로 알려졌다. 패키징 기술력이 뛰어난 일본 업체들과의 협업도 강화하고 있다. 업계 관계자는 “글로벌 반도체 패권 경쟁이 국가 간 대결과 합종연횡으로 복잡하게 전개되는 상황에서 삼성전자만 고립되고 있다”고 우려했다.

■ 나노 공정

나노미터(㎚)는 반도체의 공정기술 첨단화 여부를 가리키는 단위로 1㎚는 10억분의 1m다. 나노 공정에선 머리카락 굵기(5만분의 1m)의 2만분의 1 수준의 미세한 회로를 반도체에 그린다. 그만큼 칩의 크기가 작아진다. 5㎚ 공정에서 제조된 애플의 M1칩 하나엔 트랜지스터 160억 개가 들어간다. 최근 파운드리 업체들은 반도체 회로 선폭을 좁히는 경쟁을 벌이고 있다. 선폭이 7㎚→5㎚→3㎚로 한 단계씩 진화할수록 반도체 칩의 전력 효율성이 20%씩 증가하는 것으로 알려져 있다.

실리콘밸리=황정수 특파원 hjs@hankyung.com