"실제 제품 스펙이랑 다른데?"…인텔이 삼성 저격 나선 이유 [실리콘밸리 나우]
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산제이 나타라잔 인텔 수석부사장 인터뷰인텔이 파운드리업체들이 공정명에 붙이는 '5nm(나노미터, 10억분의 1m)' '7nm' 같은 선폭(트랜지스터 게이트의 폭) 숫자에 대해 "업계에 혼란을 주고 있다"고 지적했다. TSMC, 삼성전자 등이 '기술 마케팅' 목적으로 실제 제품 스펙과 다른 숫자를 쓰고 있다는 얘기다. 인텔이 파운드리 산업 진출을 앞두고 '기술력이 삼성전자, TSMC보다 떨어진다'는 인식을 불식시키기 위한 전략으로 분석된다.
"파운드리의 5nm 같은 숫자 때문에 업계 혼란"
"파운드리 공정 명 때문에 기술 비교 어렵다"
인텔7, 인텔3 같은 독집적인 명칭 쓸 계획
2025년 18A(1.8nm) 공정에서 양산
"기술 리더십 확고하게 할 것"
최근 각광 받는 패키징 기술에도 주력
바박 사비 부사장 "인텔만의 특별함으로 기술 선도"
산제이 나타라잔(Sanjay Natarajan) 인텔 수석 부사장(로직 기술 개발 부문 공동 디렉터)은 27일(미국 현지시간 26일) 한국경제신문 등 일부 언론과의 인터뷰에서 "인텔과 다른 회사의 기술을 비교하는 데 어려움이 있었고 혼란이 커졌다"며 "많은 사람들이 파운드리 7nm 공정과 인텔 10nm가 동일하다는 표현을 계속 쓰고 있는 게 대표적인 사례"라고 말했다. 이어 "공정 이름이 업계 현실과 맞지 않다는 명확한 피드백을 반영해 인텔은 성능, 가치, 확장성 등을 아우를 수 있는 '일관된 용어'를 사용할 것"이라고 덧붙였다.
인텔 7nm는 삼성 5nm...인텔이 숫자 때문에 손해
나타라잔 수석 부사장은 20년 전부터 nm 단위로 표시되는'선폭'이 반도체의 성능을 정확하게 전달하지 못하고 있다고 설명했다. 그는 "트랜지스터 게이트 길이의 측정값(선폭)이 과거엔 칩의 전력과 성능, 에너지효율성을 높이는 좋은 지표였다"며 "약 20년 전부터 밀도, 전력효율성, 성능은 각각 독립적으로 방향을 잡고 발전했기 때문에 선폭만으로 성능을 나타낼 수 없다"고 강조했다.이에 따라 인텔은 향후 nm 대신 '인텔7' '인텔4', '인텔3', '인텔 20A', 인텔 18A'같은 자사만의 숫자를 써서 공정 기술의 개선을 알릴 계획이다. 인텔7은 현재 인텔이 양산 중인 10nm 슈퍼핀 공정의 업그레이드버전, 인텔4는 과거 인텔의 7nm로 불렸던 공정이다.
인텔의 전략 수정은 파운드리 산업 진출을 앞두고 '기술력 관련 논란을 불식시키겠다'는 의지가 반영된 것으로 평가된다. 인텔은 이날 선폭을 활용하지 않겠다고 선언했지만 자신들과 비슷한 수준의 파운드리 공정을 반영해 이름을 붙인 게 대표적인 사례다. 예컨대 인텔7은 파운드리업체들의 7nm 공정, 인텔4는 파운드리업체들의 5nm 공정과 비슷한 수준으로 추정된다.
20A, 18A 공정엔 삼성전자가 3nm부터 적용하는 GAA(게이트올어라운드)기술과 흡사한 리본펫(RibbonFET)도 도입된다. GAA는 칩에서 좀 더 세밀하게 전류를 조정할 수 있게해 높은 전력효율을 얻을 수 있도록 한 것이다. 나타라잔 수석 부사장은 "리본펫이 업계 최초 GAA 트랜지스터라고 말할 순 없지만, 업계 최고의 GAA 트랜지스터라고 확신할 수 있다"고 강조했다.
"공격투자로 4년 만에 2nm 공정 진입 가능"
"4년 만에 10nm(인텔7)에서 2nm까지 발전시키는 게 가능하냐"는 질문에 대해 나타라잔 수석 부사장은 "스케줄을 맞출 수 있다"고 강조했다. 나타라잔 수석 부사장은 인텔이 최근 수 년 간 기술 개발에 어려움을 겪은 것에 대해선 인정했다. 그는 "14nm 공정 발표 이후 10nm에 진입하는 데 비교적 오랜 시간이 걸린 것은 사실"이라며 "인텔이 EUV(극자외선) 공정을 도입하지 않은 것도 이유였다"고 말했다. 하지만 인텔은 이제 과거와 다르다는 게 나타라잔 수석 부사장의 설명이다. 그는 "인텔은 과거 경험에서 많은 것을 배웠다"며 "EDA(반도체 설계 자동화) 프로세스 분석에도 투자하는 등 막대한 투자를 단행했다"며 "ASML 같은 선도적인 장비업체들과도 협력해 최신 EUV 장비를 가장 먼저 도입할 것"이라고 했다.인텔은 패키징(후공정) 기술 개선에도 주력할 계획이다. 패키징은 웨이퍼 상의 반도체를 자르고 전기선을 연결해 전자기기에 붙일 수 있게 가공하는 공정이다. 반도체 제조 기술이 한계에 봉착할 것으로 전망되면서 칩의 효율성을 높이는 패키징 기술의 중요성이 커지고 있는 상황이다. 이날 인텔은 '포베로스 옴니', '포베로스 다이렉트'라고 이름 붙인 첨단 패키징 기술을 2023년 이후 양산에 적용할 것이라고 발표했다. 포베로스 기술은 웨이퍼에서 칩을 자르지 않은 상태에서 건물을 짓듯 위로 칩들을 수직으로 연결하는 것이다.
패키징 기술을 담당하는 바박 사비(Babak Sabi) 인텔 부사장(조립 및 테스트 기술 개발 부문 총괄)은 "다른 회사의 기술을 언급하기 어렵지만 인텔의 패키징 기술은 인텔만의 특별함이 있다"며 "고급 패키징 분야에서 인텔의 확실한 리더십을 기반으로 혁신을 가속화하겠다"고 강조했다.
실리콘밸리=황정수 특파원 hjs@hankyung.com