나타라잔 인텔 수석 부사장 "삼성·TSMC의 회로 선폭은 불명확"

산제이 나타라잔 인텔 수석 부사장(로직 기술 개발 부문 공동 디렉터·사진)은 27일 한국경제신문과의 인터뷰에서 “많은 사람이 파운드리(반도체 수탁생산) 7㎚(나노미터, 1㎚=10억분의 1m) 공정과 인텔 10㎚가 똑같다고 생각한다”며 “인텔과 다른 회사의 기술을 비교하는 데 어려움이 있었고 혼란도 커졌다”고 말했다. 이어 “공정 이름이 업계 현실과 맞지 않는다는 명확한 피드백을 반영해 인텔은 성능, 가치, 확장성 등을 아우를 수 있는 일관된 용어를 사용할 것”이라고 덧붙였다. 인텔은 향후 ㎚ 대신 ‘인텔4’ ‘인텔3’ 등 숫자만으로 공정 기술을 구분할 계획이다.

나타라잔 수석 부사장은 삼성전자, TSMC 등이 ㎚ 단위로 표시하는 선폭만으론 반도체의 성능을 정확하게 설명하지 못한다고 강조했다. 그는 “선폭이 과거엔 칩의 전력과 성능, 에너지 효율성을 종합적으로 나타내는 지표였다”며 “약 20년 전부터 칩의 밀도, 전력 효율성 등이 각각 독립적으로 방향을 잡고 발전했기 때문에 선폭만으로 성능을 나타낼 수는 없다”고 설명했다.

인텔은 패키징(후공정) 기술 개선에도 주력할 계획을 밝혔다. 패키징은 웨이퍼상의 반도체를 자르고 전기선을 연결해 전자기기에 붙일 수 있게 가공하는 공정이다. 반도체 제조 기술이 한계에 봉착할 것으로 전망되면서 칩의 효율성을 높이는 패키징 기술의 중요성이 커지고 있는 상황이다.

이날 인텔은 웨이퍼 상태의 칩에 수직으로 다른 칩들을 쌓아올리는 첨단 3D(3차원) 패키징 기술을 2023년 이후 양산에 적용할 것이라고 발표했다. 패키징 기술을 담당하는 바박 사비 부사장은 “고급 패키징 분야에서 인텔의 확실한 리더십을 기반으로 혁신을 가속화하겠다”고 강조했다.

실리콘밸리=황정수 특파원 hjs@hankyung.com